40G PCB načrtovanje in navodila za usmerjanje

1. Karakteristična impedanca

Tiskana mikrotrakasta črta (površinska plast): Z=65Ω ± 10 %;

Tiskani trakasti val (notranji sloj): Z=50Ω ± 10 %; diferencialna ura eno-odporna impedanca do tal: 50Ω, diferencialna impedanca: 100Ω.

2. Priporočila za širino sledi: širina sledi signala=6 milov, širina sledi=4.5 milov za težko--sledi poti, širina sledi signala=15 milov ali 30 milov, odvisno od situacije.

3. Priporočila za nabor: glejte nabor referenčnega načrta CS1999. Debelina plošče: 2,4 ± 0,2 mm. Priporočeno število plasti ne sme presegati 16-18.

4. Preko zatičev na čipu BGA: Za neuporabljene zatiče zadržite čim več izhodnih-prehodov, razen tistih, ki vplivajo na usmerjanje.

1. Vrste napajalnikov vključujejo predvsem naslednje:

• P48V/N48V, 5V (40A), 2V5 (22A), 1V2 (60A), 1V8 (10A), 3V3

(10A) in 5V2N (3A), VDDQ, VTT in VREF; to so digitalni napajalniki.

• 3V3A, VCCTX_1/2, 1V2A_1/2: To so analogni napajalniki, ki jih oddajajo linearni napajalni moduli.

2. Za 5V (40A), 2V5 (22A), 1V2 (60A), 1V8 (10A) in 3V3 (10A) upoštevajte trenutno zmogljivost vias pri povezovanju izhodnih zatičev napajalnega modula s plastjo razdelilnika moči glede na trenutno raven.

Priporočljivo je, da dodate ustrezne polnilne ravnine na več signalnih plasti okoli ustreznih zatičev in nato uporabite več prehodov za povezavo plasti, da usmerite tok na ustrezno močnostno plast.

3. CS1999, FPGA in optični moduli imajo več analognih napajalnikov. Ti so običajno na voljo z uporabo linearnih napajalnikov ali prek LC-filtriranja. Vsi analogni napajalniki zahtevajo razdelitev moči. Priporočljiva je razdelitev analogne moči: razdelite na signalni sloj, pri čemer sta zgornja in spodnja sosednja sloja potrebna za ozemljitev signala.

Naslednji napajalniki zahtevajo razdelitev:

1) Analogni napajalniki CS1999:

STX0_VDD, STX1_VDD, SRX0_VDD, SRX1_VDD, HTX0_VDD, HTX1_VDD, HRX0_VDD,

HRX1_VDD, SFI5_VDD_DVR, HTX_VDD_DVR.

2) FPGA:

VCC_PLL_OUT1/2/3, VCCA_3V3_1, 2, VCCTX_1/2, 1V2A_1/2, VCCP_1/2.

3) Optični moduli: 5V, 3V3, 1V8, 5V2N in drugi analogni napajalniki so na voljo prek LC-filtriranja. 4) ​​Drugo: vsi napajalniki za induktorjem L.

4. Vsi tokovni prehodi za induktor 1008PS morajo ustrezati zahtevi 3 A, vsi drugi pa 1 A.

5. Talne ravnine

To vključuje signalno ozemljitev in ozemljitev šasije.

Ozemljitveno ploščo ohišja je treba položiti okoli vsake signalne plasti in priključiti na ustrezno vtičnico.

6. Med usmerjanjem morajo biti ravnine TAB za vse čipe za pretvorbo moči LDO (LT1963AEQ, LT1764EQ, LP3883ES) definirane in povezane z ustreznimi ravninami. Toplotno odvodno bakreno površino ustrezno povečamo, na zadnji strani pa dodamo tudi simetrično bakreno ploskev (površina je lahko čim večja, če to dopušča postavitev). Povežite te ravnine z ustreznimi napajalnimi ali ozemljitvenimi ravninami prek več prehodov, da olajšate odvajanje toplote. Definicije ravnine TAB za vsak čip so naslednje:

LT1963A/LT1764/LP3883: TAB=GND (ozemljitev).

7. Za ločitev moči in ozemljitve CS1999 si oglejte dejanske datoteke postavitve ocenjevalne plošče.

1. Načrtujte in izvedite v skladu z logičnim diagramom. Ločevalni kondenzatorji morajo biti enakomerno razporejeni za vsako napravo. Kondenzatorji majhne-vrednosti morajo biti nameščeni čim bližje napajalnim nožicam, kondenzatorji velike-polarnosti pa morajo biti nameščeni okoli čipa.

2. Vsaka od obeh FPGA ima pet zatičev, K7/T7/Y4/AD7/AK7. Priključite zunanji upor 2,00 kΩ na maso. Te sledi hranite stran od drugih virov motenj. Za izolacijo teh sledi od drugih linij uporabite ozemljitveni obroč.

3. Splošne zahteve za priključitev ločilnega kondenzatorja: Usmerjanje kondenzatorske ploščice je prikazano spodaj:

1. Splošne zahteve za diferencialne signale:

• Dolžine diferencialnih parov se morajo strogo ujemati z največjo napako<10 mil. All signal lines, except those with length requirements, should be as short as possible.
• Differential pairs should be kept as close together as possible (but to ensure impedance, a 6 mil line width and 6/9 mil spacing is recommended). Spacing between them should be >15 mil, and spacing between them should be >30 mil.
• Diferencialne pare je treba napeljati na isti plasti, da zmanjšate prehode in spremembe slojev (razen kjer so priključeni ujemajoči se upori, lahko samo izvorni in ciljni terminal spremenita sloje prek prehodov).
• Ko so močnostne ravnine razdeljene, sosednji diferencialni signali na isti močnostni ravnini ne morejo prečkati particij.
• Za zaključke z ujemajočimi se upori so načini povezovanja ujemajočih se uporov prikazani na spodnji sliki. Izberite enega od naslednjih načinov za povezavo.

Tudi dolžine sledi morajo slediti diagramu.

Pri diferencialnih vodih s serijskimi kondenzatorji morajo biti kondenzatorji diferencialnega para nameščeni na isti strani (običajno blizu sponk) in imeti ustrezne dolžine sledi. Pri uporabi AC sklopke za ure PECL je zunanji upor na viru priključen, kot je prikazano na spodnji sliki.

2. Urni signali

• Diferencialne ure

Vključuje naslednje signale:

Ura 622M ima tri pare: MSA_RXREFCLK_P/N, MSA_TXREFCLK_P/N in CS1999_REFCLK_P/N.

Ura 156M ima osem parov: IF_REFCLK1/2_P/N, XAUI_REFCLK1/2_P/N,

FPGA1/2_CORECLK_P/N in CS1999_IL_REFCLK1/2_P/N.

Za zahteve glede usmerjanja in ujemanja za te signale glejte zgoraj. Sledi diferencialne ure naj bodo čim dlje od drugih signalnih linij, zlasti vzporednih sledi. Ni nujno, da je vsak diferencialni par enak dolg kot drugi diferencialni pari, vendar največja dolžina ne sme presegati 15 cm. Enojni-signali ure LVTTL

Vključuje naslednje signale: SRAM_CLK, TCAM_CLK

Ti signali morajo biti čim krajši, običajno manj kot 3 cm in ne daljši od 5 cm. Serijski 25-ohmski upor mora biti čim bližje zatiču izvornega čipa (FPGA).

3. Signali vmesnika SFI5

Ta signal se uporablja-za prenos podatkov visoke hitrosti (3.125G) med optičnim modulom in CS1999, vključno s sprejemnimi in oddajnimi signali.

Signali so prikazani v spodnji tabeli.

1) Uporabite ustrezno spodnjo signalno plast, da čim bolj zmanjšate dolžine sledi škrbin; pri rezanju uporabite loke ali 45-stopinjske zavoje.

2) Pravila prehodov: Odstranite vse blazinice na notranjih plasteh z vseh prehodov (ohranite samo blazinice na povezovalni plasti).

3) Glejte datoteke postavitve referenčnega načrta CS1999 za podrobno usmerjanje in priporočila za parametre.

4) Izogibajte se usmerjanju sprejemnih in oddajnih diferencialnih parov na isti ravni.

4. Signali vmesnika Interlaken: Ti signali se uporabljajo za-hitrost prenosa podatkov (3.125G) med CS1999 in FPGA. Tako kot SFI5 vključujejo dve skupini: sprejemanje in oddajanje. Signali so prikazani v spodnji tabeli.

Za informacije o usmerjanju glejte zahteve za usmerjanje signala SFI5.

5. Signali XAUI

Uporablja se za-hitrost prenosa signala med FPGA in vtičnico ZD na hrbtni plošči.

1) Dolžina sledi, priključene na vtičnico ZD, mora biti<5" (including the total length of the traces at both ends of the series capacitor). The actual trace length should be as short as possible to minimize backplane trace length control. There are eight groups of signals:

LINE0_XAUI_RXDAT_P/N_<3.0>je 4-parni diferencialni signal 3,125G;

LINE1_XAUI_RXDAT_P/N_<3.0>je 4-parni diferencialni signal 3,125G;

LINE0_XAUI_TXDAT_P/N_<3.0>je 4-parni diferencialni signal 3,125G;

LINE1_XAUI_TXDAT_P/N_<3.0>je 4-parni diferencialni signal 3,125G;

LI NE2_XAUI_RXDAT_P/N_<3..0>je 4-parni diferencialni signal 3.125G.

LINE3_XAUI_RXDAT_P/N_<3..0>je 4-parni diferencialni signal 3.125G.

LINE2_XAUI_TXDAT_P/N_<3..0>je 4-parni diferencialni signal 3.125G.

LINE3_XAUI_TXDAT_P/N_<3..0>je 4-parni diferencialni signal 3.125G.

2) Vsak par diferencialnih vodov mora imeti toleranco dolžine manj kot 10 mil. Ni nujno, da je vsak par štirih enake dolžine, vendar je treba toleranco čim bolj zmanjšati in dolžino ohraniti čim krajšo.

3) Za usmerjanje glejte zahteve za usmerjanje signala SFI5.

6. 700M signali LVDS

Uporablja se za-hitrost prenosa signala med dvema FPGA. Vključuje naslednje štiri skupine:

Sprejemni in oddajni diferencialni pari ne smejo biti usmerjeni na isti ravni. Druge diferencialne linije morajo upoštevati splošne zahteve.

7. Signali HSTL

Signali, ki povezujejo U1 (NL3300) in IC2, so signali HSTL-1, ki delujejo na približno 200MHz. Usmerite jih v skladu s splošnimi zahtevami za usmerjanje HSTL.

1) Zaključni upori 50 Ω za dvosmerne signale TCAM_DBUS[0:71] in enosmerna signala CAM_CLK in TCAM_IBUS morajo biti nameščeni čim bližje U1, njihovi končni vodi pa morajo biti čim krajši. Kot je prikazano na spodnji sliki, je priporočljivo slediti poti (a). Če je usmerjanje težavno, sledite napeljavi (b), pri čemer naj bosta dolžina veje zaključnega upora in razdalja med točko replikacije in zatičem U1 čim krajša.

2) Naslednje skupine signalov morajo biti enake dolžine, z napako<100 mil:

TCAM_CLK, TCAM_CLKO, TCAM_IBUS[7:0], TCAM_DBUS[71:0], TCAM_HITACK,

TCAM_VALID, TCAM_RDACK

3) Kondenzatorji filtra VTT CP1 do CP10 morajo biti enakomerno porazdeljeni okoli zaključnih uporov.

8. 100M Ethernet signali

1) Sledijo pari diferencialnih signalov z enakimi zahtevami za usmerjanje kot splošni diferencialni signali.

100M_RD+/-, 100M_TD+/-, BACK_100M_TD+/-, BACK_100M_RD+/-, 100M_TX+/-,

100M_RX+/-, RJ_100M_TD+/-, RJ_100M_RD+/-.

2) Naslednji signali niso diferencialni signali, vendar mora biti vsaka skupina enako dolga:

MII_TX_CLK, MII_TXD<3.0>in MII_TXEN sta združena skupaj z napako<1cm.

MII_RX_CLK, MII_RXD<3.0>, MII_RXEN, MII_RXER, MII_RX_CRS in MII_RX_COL so združeni skupaj z napako<1cm.

9. Usmerjanje signala stranskega skeniranja

a) TMS signal routing direction: Side Scan 2x5 socket -> FPGA1 (IC3) ->FPGA2 (IC4)

b) Smer usmerjanja signala TCK je enaka kot TMS.

10. Signali krmilnega vodila:

Vključuje LOCAL_AD[31:0], LOCAL_ACK, LOCAL_RW, LOCAL_RDY, LOCAL_STB in LOCAL_ALE.

Povežite vsako skupino avtobusov v-verižni način.

11. Drugi signali podatkovnega vodila:

Za vse druge združene signale vodil, ki niso omenjeni zgoraj, zagotovite, da se vsaka skupina vodil ne razlikuje bistveno (ohranite enak vrstni red velikosti) in ima najkrajšo možno dolžino.

Indikatorji, ki jih je treba prikazati na plošči, vključujejo tri indikatorje napajanja in statusa sistema ter tri indikatorje statusa vmesnika 40G.

Relativni položaji indikatorjev na plošči so prikazani na spodnji sliki.

Ustrezno razmerje med indikatorskimi lučkami plošče in LED diodami na logičnem diagramu je naslednje:

Prosimo, postavite indikatorske lučke glede na zgornje relativne položaje in ustrezna razmerja.